Агат/ЯБ3.089.026 ТО Ячейка процессора, памяти и интерфейса

Данный материал защищён авторскими правами! Использование материала заявлено как добросовестное, исключительно для образовательных некоммерческих целей.

4. Устройство и работа ячейки

4.2. Узел центрального процессора

4.2.5. Управление режимами работы ПЭВМ

Примечание: В исходном документе названия сигналов ПМ и ПА перепутаны!

Схема управления режимами работы ПЭВМ (СУУР) построена на двух R-S триггерах Д53.1 и Д53.2 и комбинационной логике Д89.3, Д90.5 и Д92.4 и предназначена для обеспечения работы ПЭВМ в двух режимах: режиме "Агат" и режиме "Apple" (рис.5).

Функции управления режимами работы ПЭВМ выполняют два формируемых СУУР сигнала ПМ и ПА ПА и ПМ, причем первый сигнал управляет оперативной памятью, а второй — работой дисплейного контроллера.

• ПМ — признак машины ПА — признак "Apple" (вывод Д53.8). Высокий уровень сигнала переводит оперативную память на работу в режиме "Apple".

• ПА — признак "Apple" ПМ — признак машины. Высокий уровень сигнала переводит ДК в режим отображения информации ПЭВМ "Агат"; при ПА=0 ПМ=0 отображение информации будет осуществляться в режимах "Apple".

При включении питания ПЭВМ входы триггеров Д53.4 и Д53.10 с помощью R-C цепочки (R28 и С2) удерживаются на низком уровне на время, достаточное для стабилизации питающих напряжений, и тем самым обеспечивают начальную установку ПЭВМ в режим "Агат" (ПМ=0 и ПА=1 ПА=0 и ПМ=1).

Переключение режимов работы осуществляется с помощью адресных обращений к СУУР по адресам из области адресов ввода/вывода. Принятые в ячейке схемотехнические решения обеспечивают переход ПЭВМ в режим "Apple" (ПМ=1, ПА=0 ПА=1, ПМ=0) без обратного выхода в режим "Агат". Эти меры предприняты для предотвращения случайного переключения в режим "Агат" программами, написанными для ПЭВМ семейства "Apple". В режиме "Apple" ПЭВМ программно совместима с персональными машинами Apple-II, "Правец". Выход ПЭВМ в режим "Apple" осуществляется в два приёма.

Сперва по операции записи по любому адресу из диапазона C050–C05F в этот режим переводится работа с памятью (сигнал ПМ=1 ПА=1). Значение записываемого байта информации несущественно, так как управление регистром осуществляется только адресом.

По этой команде на тактовом входе триггера Д53.2 формируется импульс отрицательной полярности, по заднему фронту которого выход Д53.9 установится в низкий уровень. На втором этапе в режим "Apple" переводится ДК. Для этого достаточно обратиться к СУУР по одному из адресов C050–C057 или C700–C7FF с помощью операций чтения (или записи).

В обоих случаях на выходе триггера Д53.5 (сигнал ПА ПМ) установится низкий уровень.

При работе памяти ПЭВМ в режиме "Агат" (ПМ=0 ПА=0) ДК в зависимости от уровня сигнала ПА ПМ может отображать информацию как в режимах "Агат", так и в режимах "Apple".

При высоком уровне сигнала ПА ПМ программно и аппаратно совместима со своими предыдущими моделями и имеет два новых режима отображения информации (высокоразрешающая монохромная графика 512×256 точек и цветная графика 256×256 точек, 4 цвета). Переключение ДК в этот режим производится операциями обращения ЦП по адресам из диапазона C700–C7FF. В этом случае на старших 8 разрядах адреса A15–A8 ША ЦП устанавливается код C7 (1100 0111), обеспечивающий формирование на тактовом входе Д53.3 импульса отрицательной полярности, по заднему фронту которого в триггер (выход Д53.5) записывается 1 (если ПМ=1 ПА=1 то запишется 0) и ДК переводится в режим "Агат".

При обращении к СУУР по одному из адресов C050–C057 триггер будет сброшен (установится ПА=0 ПМ=0) и ДК переводится в режим "Apple".

4.3. Организация оперативной памяти

По функциональным признакам в оперативной памяти (ОП) можно выделить (рис.8) устройство распределения памяти, узел управления памятью и модуль ОП, включающий непосредственно элементы памяти, мультиплексоры адреса и буферные регистры данных ЦП и ДК.

При обмене информацией с оперативной памятью микропроцессор не может прямо адресоваться ко всей памяти, так как объем оперативного запоминающего устройства (ОЗУ), установленного на ячейке (128К байт), в 2 раза превышает адресное пространство МП.

Чтобы обеспечить микропроцессору доступ ко всему объему ОЗУ, на ячейке реализована архитектура с гибким распределением памяти, по построению близкая к концепции виртуальной памяти. Это достигается введением специального устройства распределения памяти, содержащего таблицу соответствия между зонами адресного пространства МП (сегментами) и оперативной памятью, разделенной на банки. Хранение таблицы в специальных регистрах позволяет микропроцессору с ограниченным адресным пространством (64К) произвольно обращаться к любому банку ОЗУ, расширяя тем самым память, доступную ЦП до 128К байт (и выше при установке ячеек дополнительной памяти).

Узел управления памятью реализует разделение адресного пространства микропроцессора на области ОЗУ, ввода/вывода и ПЗУ (рис.4), определяя правила доступа к ОП и ПЗУ в зависимости от адреса, формируемого микропроцессором, и от сигналов блокировки памяти, формируемых внешними устройствами (например, ячейками дополнительной памяти).