Panther: http://www.computer-museum.ru/technlgy/ik57.php

2008-01-29T10:11:46Z

http://www.computer-museum.ru/technlgy/ik57.php

Новая страница

{{ДИИ|Автор=Вадим Кудрявцев|Источник=[http://www.computer-museum.ru/technlgy/ik57.php Виртуальный компьютерный музей. Проект Эдуарда Пройдакова.]}}
{{TOCright}}

Обменом данными в компьютере при классическом его построении заведует процессор. Однако такую задачу, как обмен данными с периферийными устройствами (то есть при осуществлении связи с внешним миром), стараются по возможности выполнить при помощи специализированных устройств обмена информацией. Это позволяет, с одной стороны, освободить процессор (а заодно и программиста) от выполнения данной задачи, с другой — произвести требуемый обмен данными с большей скоростью, чем это мог бы сделать процессор. Ведь периферийные устройства способны работать со скоростью, сравнимой с быстродействием процессора. К таким устройствам относятся, к примеру, контроллер дисплея или накопители на гибком или жестком магнитных дисках. Все они требуют наличия в системе так называемого контроллера прямого доступа к памяти, позволяющего заменить процессор и организовать более быстрый и прямой обмен данными между памятью и заданным периферийным устройством.

В серии К580 выпускался контроллер алфавитно-цифрового дисплея КР580ИК57. Микросхема представляет собой БИС четырехканального программируемого контроллера прямого доступа к памяти (ПДП). Каждый из четырех каналов адресует область внешней памяти путем инкрементирования выбранного адреса. ПДП имеет приоритетную логику, реализующую запросы от четырех периферийных устройств и производит счет циклов прямого доступа к памяти каждого канала.

Использование БИС ПДП позволяет существенно сократить аппаратные затраты при реализации прямого доступа к памяти.

На рис. 1 приведена структурная схема КР580ИК57, в табл. 1 — назначение выводов.

[[Изображение:ik57.gif|frame|center|Рис. 1. Структура микросхемы КР580ИК57]]

; Таблица 1. Назначение выводов

<table class=border>
<tr>
<th>Номер вывода</th>
<th>Обозначение</th>
<th>Тип</th>
<th>Описание</th>
</tr>
<tr>
<td>1</td>
<td>Чт В/В<br />
(I/O R)</td>
<td>Вход/выход</td>
<td>Чтение ввода-вывода. Сигнал Чт В/В разрешает (во входном режиме) чтение 8-разрядного регистра состояния или записанных в ЗУ ПДП начального адреса и числа циклов ПД любого из каналов, в выходном режиме сигнал Чт В/В разрешает выдачу информации из внешнего устройства ввода-вывода</td>
</tr>
<tr>
<td>2</td>
<td>Зп В/В<br />
(I/O W)</td>
<td>Вход/выход</td>
<td>Запись ввода-вывода. Сигнал Зп В/В разрешает (во входном режиме) загрузку регистров установки режимов, начального адреса значения количества циклов для любого канала ПДП. В выходном режиме сигнал Зп В/В разрешает запись информации во внешнее устройство ввода-вывода</td>
</tr>
<tr>
<td>3</td>
<td>Чт П<br />
(MEMR)</td>
<td>Выход</td>
<td>Чтение памяти. Выходной сигнал ЧтП предназначен для внешнего ЗУ</td>
</tr>
<tr>
<td>4</td>
<td>Зп П<br />
(MEMW)</td>
<td>Выход</td>
<td>Запись в память. Выходной сигнал ЗпП предназначен для внешнего ЗУ</td>
</tr>
<tr>
<td>5</td>
<td>М128<br />
(MARK)</td>
<td>Выход</td>
<td>Модуль 128. Выходной сигнал М128 появляется в каждом 128-м цикле от конца массива, а также во время действия сигнала КС</td>
</tr>
<tr>
<td>6</td>
<td>Гт<br />
(Ready)</td>
<td>Вход</td>
<td>Готовность. Входной сигнал Гт предназначен для обеспечения совместной работы ПДП и медленных внешних устройств. Сигнал может поступать асинхронно. Он отражает готовность внешнего устройства к ведению обмена</td>
</tr>
<tr>
<td>7</td>
<td>ПЗхв<br />
(HLDA)</td>
<td>Вход</td>
<td>Подтверждение захвата. Входной сигнал ПЗхв является ответом МП на сигнал ЗЗхв. При появлении ПЗхв системные шины (линии) свободны</td>
</tr>
<tr>
<td>8</td>
<td>СтрА<br />
(ADSTB)</td>
<td>Выход</td>
<td>Строб адреса. Выходной сигнал СтрА указывает, что на шине данных выдан старший байт адреса внешнего ЗУ</td>
</tr>
<tr>
<td>9</td>
<td>РА<br />
(AEN)</td>
<td>Выход</td>
<td>Разрешение адреса. Выходной сигнал РА используется для блокировки адресных шин в невыбранных устройствах</td>
</tr>
<tr>
<td>10</td>
<td>ЗЗхв<br />
(HRQ)</td>
<td>Выход</td>
<td>Запрос захвата. Выходной сигнал ЗЗхв запрашивает у МП разрешение на управление системными шинами (линиями)</td>
</tr>
<tr>
<td>11</td>
<td>ВМ<br />
(CS)</td>
<td>Вход</td>
<td>Выбор микросхемы. Входной сигнал ВМ позволяет активизировать данную БИС</td>
</tr>
<tr>
<td>12</td>
<td>ТИ<br />
(CLK)</td>
<td>Вход</td>
<td>Тактовый импульс. Входной сигнал ТИ обеспечивает функционирование микросхемы. Обычно этим сигналом является сигнал Ф2 микропроцессора КР580ИК80А</td>
</tr>
<tr>
<td>13</td>
<td>Уст<br />
(RESET)</td>
<td>Вход</td>
<td>Установка. Входной сигнал Уст предназначен для установки схемы в исходное состояние</td>
</tr>
<tr>
<td>14</td>
<td>ППД2<br />
(DACK2)</td>
<td>Выход</td>
<td>Подтверждение прямого доступа. Выходные сигналы подтверждения прямого доступа ППД2, ППД3 являются ответными по отношению к ЗПД2, ЗПД3. Они вырабатываются микросхемой в соответствии с приоритетами внешних устройств</td>
</tr>
<tr>
<td>15</td>
<td>ППД3<br />
(DACK3)</td>
<td>Выход</td>
<td> </td>
</tr>
<tr>
<td>16</td>
<td>ЗПД3<br />
(DRQ3)</td>
<td>Вход</td>
<td>Запрос прямого доступа. Входные сигналы ЗПД0…ЗПД3 поступают асинхронно из внешних устройств и воспринимаются микросхемой как запросы на обмен с ЗУ</td>
</tr>
<tr>
<td>17</td>
<td>ЗПД2<br />
(DRQ2)</td>
<td>Вход</td>
<td> </td>
</tr>
<tr>
<td>18</td>
<td>ЗПД1<br />
(DRQ1)</td>
<td>Вход</td>
<td> </td>
</tr>
<tr>
<td>19</td>
<td>ЗПД0<br />
(DRQ0)</td>
<td>Вход</td>
<td> </td>
</tr>
<tr>
<td>20</td>
<td>Общий<br />
(GND)</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>21</td>
<td>D7</td>
<td>Вход/выход</td>
<td>Шина данных</td>
</tr>
<tr>
<td>22</td>
<td>D6</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>23</td>
<td>D5</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>24</td>
<td>ППД1<br />
(DACK1)</td>
<td>Выход</td>
<td>Подтверждение прямого доступа. Выходные сигналы подтверждения прямого доступа ППД0, ППД1 являются ответными по отношению к ЗПД0, ЗПД1. Они вырабатываются микросхемой в соответствии с приоритетами внешних устройств</td>
</tr>
<tr>
<td>25</td>
<td>ППД0<br />
(DACK0)</td>
<td>Выход</td>
<td> </td>
</tr>
<tr>
<td>26</td>
<td>D4</td>
<td>Вход/выход</td>
<td>Шина данных</td>
</tr>
<tr>
<td>27</td>
<td>D3</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>28</td>
<td>D2</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>29</td>
<td>D1</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>30</td>
<td>D0</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>31</td>
<td>Пит<br />
(+U)</td>
<td> </td>
<td>БИС ПДП имеет один номинал напряжения питания +5 В</td>
</tr>
<tr>
<td>32</td>
<td>A0</td>
<td>Вход/выход</td>
<td>Шина адреса</td>
</tr>
<tr>
<td>33</td>
<td>A1</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>34</td>
<td>A2</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>35</td>
<td>A3</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>36</td>
<td>КС<br />
(TC)</td>
<td>Выход</td>
<td>Конец счета. Выходной сигнал КС вырабатывается при установке в нуль 14-разрядного регистра количества циклов и указывает периферийным устройствам, что данный цикл ПД последний</td>
</tr>
<tr>
<td>37</td>
<td>A4</td>
<td>Выход</td>
<td>Шина адреса</td>
</tr>
<tr>
<td>38</td>
<td>A5</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>39</td>
<td>A6</td>
<td> </td>
<td> </td>
</tr>
<tr>
<td>40</td>
<td>A7</td>
<td> </td>
<td> </td>
</tr>
</table>

Схема приема запросов СПЗ предназначена для приема и привязки несинхронных сигналов запросов на организацию прямого доступа к памяти от четырех устройств, а также выдачи ответных сигналов подтверждения. Каждый из четырех каналов связан с БИС ПДП отдельными линиями запросов и подтверждения прямого доступа. Выдача ответного сигнала подтверждения для соответствующего канала происходит в зависимости от его приоритета.

Внутреннее запоминающее устройство микросхемы ВЗУ предназначено для хранения начального адреса и числа циклов ПД для каждого канала в 16-разрядных регистрах адреса РгА и циклов РгЦ соответственно. РгА загружается адресом первой ячейки памяти, к которой должно быть обращение. Младшие 14 разрядов РгЦ указывают число циклов ПД (минус один) до конца счета (до появления сигнала КС}. Разряды 14-й и 15-й РгЦ указывают на вид обмена данными при ПД (табл. 2).

В блоке ВЗУ происходит формирование массива адресов инкрементированием текущего адреса. Младший байт адреса А7…А0 помещается в буфер адреса БА, старший байт (А15…А8} — на буфер данных БД. Старший байт адреса должен быть защелкнут во внешнем регистре по сигналу СтрА.

Буфер данных БД представляет собой 8-разрядное устройство, обеспечивающее двунаправленный обмен информацией между БИС и системной шиной данных. Информация, поступающая на БД с системной шины данных, передается в регистр установки режимов либо в ЗУ. С внутренней шины данных на ШД, поступает информация о регистрах адреса, количества циклов, состояния БИС. В течение циклов ПД выдаются старшие восемь разрядов адреса памяти.

Буфер адреса БА предназначен для приема и выдачи адреса памяти либо одного из внутренних регистров схемы. БА разделен на две части. Адресные линии А0…А3 в состоянии программирования указывают номер регистра, инициализированного для обмена. При обслуживании циклов ПД эти линии являются входными и по ним передаются четыре младших разряда адреса памяти.

Адресные линии А4…А7 — всегда выходные. Информация на них соответствует разрядам генерируемого адреса памяти.

Последовательностью операций в течение циклов ПД управляет устройство управления УУ.

Схема выработки сигналов Запись-Чтение СВС осуществляет прием, формирование и выдачу сигналов, обеспечивающих обмен информации между процессором и микросхемой — с одной стороны, и памятью и периферийными устройствами — с другой.

Регистр установки режимов РгР хранит информацию о режимах работы БИС, к которым относятся «Автозагрузка», «Конец счета-стоп», «Удлиненная запись», «Обычная запись», «Циклический сдвиг приоритета» и «Фиксированный приоритет».

РгР обычно загружается после установки РгА и РгЦ и сбрасывается подачей сигнала Уст.

Разряды 0…3 РгР разрешают работу соответствующего канала. Разряды 4…7 обеспечивают соответствующий режим работы БИС. Так, при записи «1» в разряд 4 РгР приоритет каждого канала изменяется.

Обслуженный канал будет иметь самый низкий приоритет. Порядок обслуживания каналов установливается в соответствии с их номерами 0>>1>2>3>0. Если разряд 4 РгР установлен в «0», то каждый канал будет иметь фиксированный приоритет. Так, канал 0 имеет наивысший приоритет, а канал 3 — самый низкий. При записи «1» в разряд 5 РгР устанавливается режим «Удлиненная запись». В этом режиме продолжительность сигналов ЗпП и Зп В/В увеличивается при отсутствии сигнала готовности внешнего устройства. При этом БИС входит в состояние ожидания.

При записи «1» в разряд 6 РгР устанавливается режим «Конец счета — стоп». В этом случае после появления сигнала КС обслуженный канал окажется запрещенным. Если необходимо продолжить обслуживание данного канала, перепрограммируют его разряд разрешения. При «0» в разряде РгР появление сигнала КС не запрещает повторное обслуживание канала.

При «1» в разряде 7 РгР устанавливается режим «Автозагрузка», позволяющий каналу 2 повторно пропустить массив данных или связать ряд массивов без программного вмешательства.

Регистры канала 3 хранят информацию для переустановки регистров канала 2. После передачи первого массива и появления сигнала К.С содержимое регистров канала 3 передается в соответствующие регистры канала 2. Каждый раз, когда в регистрах канала 2 происходит «подмена» данных информацией регистров канала 3, устанавливается разряд «Флаг обновления данных» в регистре состояния каналов.

Регистр состояния каналов РгС указывает номер канала, который достиг конца счета. Кроме того, в РгС входит разряд «Флаг обновления данных», описанный выше.

В процессе функционирования в составе микропроцессорной системы микросхема может находиться в одном из следующих состояний: исходном, программирования, ожидания, обслуживания.

В исходное состояние микросхему переводит внешний сигнал Уст. В этом состоянии маскируются все запросы каналов ПД, а буферы А0…А3 переводятся в состояние приема информации. В состоянии программирования МП имеет доступ к внутренним регистрам выбранного канала в соответствии с табл. 2 и 3.

В состоянии ожидания микросхема находится либо от момента окончания программирования до выдачи сигнала ППД, либо в промежутках между циклами ПД.

После получения от МП сигнала ПЗхв при наличии сигнала запроса микросхема вырабатывает сигнал ППД и переходит в состояние обслуживания, в котором системные шины находятся под управлением БИС ПДП.

; Таблица 2. Адресация регистров

<table class=border>
<tr>
<th>A3</th>
<th>A2</th>
<th>A1</th>
<th>A0</th>
<th>Операция</th>
<th>Регистр</th>
</tr>
<tr>
<td>0</td>
<td>0</td>
<td>0</td>
<td>0</td>
<td>Зп</td>
<td>Канал 0, начальный адрес</td>
</tr>
<tr>
<td>0</td>
<td>0</td>
<td>0</td>
<td>1</td>
<td>Зп</td>
<td>Канал 0, количество циклов</td>
</tr>
<tr>
<td>0</td>
<td>0</td>
<td>1</td>
<td>0</td>
<td>Зп</td>
<td>Канал 1, начальный адрес</td>
</tr>
<tr>
<td>0</td>
<td>0</td>
<td>1</td>
<td>1</td>
<td>Зп</td>
<td>Канал 1, количество циклов</td>
</tr>
<tr>
<td>0</td>
<td>1</td>
<td>0</td>
<td>0</td>
<td>Чт</td>
<td>Канал 2, начальный адрес</td>
</tr>
<tr>
<td>0</td>
<td>1</td>
<td>0</td>
<td>1</td>
<td>Зп</td>
<td>Канал 2, количество циклов</td>
</tr>
<tr>
<td>0</td>
<td>1</td>
<td>1</td>
<td>0</td>
<td>Чт</td>
<td>Канал 3, начальный адрес</td>
</tr>
<tr>
<td>0</td>
<td>1</td>
<td>1</td>
<td>1</td>
<td>Зп</td>
<td>Канал 3, количество циклов</td>
</tr>
<tr>
<td>1</td>
<td>0</td>
<td>0</td>
<td>0</td>
<td>Чт</td>
<td>Чтение РгС</td>
</tr>
<tr>
<td>1</td>
<td>0</td>
<td>0</td>
<td>0</td>
<td>Зп</td>
<td>Запись в РгР</td>
</tr>
</table>

== Последовательность программирования контроллера ==
Для начала следует запрограммировать РгА и РгЦ выбранного канала (или выбранных каналов).

; Таблица 3. Последовательность записи регистров адреса и циклов

<table class=border>
<tr>
<th>A3</th>
<th>A2</th>
<th>A1</th>
<th>A0</th>
<th>Операция</th>
<th>Регистр</th>
</tr>
<tr>
<td>0</td>
<td colspan="2">
Номер канала</td>
<td>0</td>
<td>Зп</td>
<td>Запись младшего байта начального адреса (A0…A7)</td>
</tr>
<tr>
<td>0</td>
<td colspan="2">
 </td>
<td>0</td>
<td>Зп</td>
<td>Запись старшего байта начального адреса (A8…A15)</td>
</tr>
<tr>
<td>0</td>
<td colspan="2">
 </td>
<td>1</td>
<td>Зп</td>
<td>Запись младшего байта количества циклов (C0…C7)</td>
</tr>
<tr>
<td>0</td>
<td colspan="2">
 </td>
<td>1</td>
<td>Зп</td>
<td>Запись старших шести бит количества циклов (C8…C13) плюс два бита вида обмена данными (C14, C15)</td>
</tr>
</table>
''Запись в каждый регистр проводится в два этапа — младший, затем старший байт адреса.''

; Таблица 4. Вид обмена данными

<table class=border>
<tr>
<th>C14</th>
<th>C15</th>
<th>Вид обмена</th>
</tr>
<tr>
<td>0</td>
<td>0</td>
<td>Цикл проверки ПД</td>
</tr>
<tr>
<td>0</td>
<td>1</td>
<td>Цикл записи ПД</td>
</tr>
<tr>
<td>1</td>
<td>0</td>
<td>Цикл чтения ПД</td>
</tr>
<tr>
<td>1</td>
<td>1</td>
<td>Запрещенная комбинация</td>
</tr>
</table>
Разрешить работу контроллера ПДП теперь можно, установив в РгР соответствующий бит разрешения каналов вместе с атрибутами режима работы контроллера.

; Таблица 5. Формат регистра режимов

<table class=border>
<tr>
<th>Ст. б.</th>
<th colspan="6">
 </th>
<th>Мл.б.</th>
</tr>
<tr>
<td>7</td>
<td>6</td>
<td>5</td>
<td>4</td>
<td>3</td>
<td>2</td>
<td>1</td>
<td>0</td>
</tr>
<tr>
<td>Установка автозагрузки</td>
<td>Установка КС-Стоп</td>
<td>Установка удлиненной записи</td>
<td>Установка циклического сдвига приоритета</td>
<td colspan="4">
Разрешение ПД</td>
</tr>
<tr>
<td> </td>
<td> </td>
<td> </td>
<td> </td>
<td>Для канала 3</td>
<td>Для канала 2</td>
<td>Для канала 1</td>
<td>Для канала 0</td>
</tr>
</table>
В процессе работы можно контролировать выполнение процесса прямого доступа к памяти посредством периодического чтения РгС.

; Таблица 6. Формат регистра статуса

<table class=border>
<tr>
<th>Ст.б.</th>
<th colspan="6">
 </th>
<th>Мл.б.</th>
</tr>
<tr>
<td>7</td>
<td>6</td>
<td>5</td>
<td>4</td>
<td>3</td>
<td>2</td>
<td>1</td>
<td>0</td>
</tr>
<tr>
<td>0</td>
<td>0</td>
<td>0</td>
<td>Флаг обновления данных</td>
<td colspan="4">
КС-стоп</td>
</tr>
<tr>
<td> </td>
<td> </td>
<td> </td>
<td> </td>
<td>Для канала 3</td>
<td>Для канала 2</td>
<td>Для канала 1</td>
<td>Для канала 0</td>
</tr>
</table>

== Пример программирования ==
В одноплатном компьютере «[[Радио-86РК]]», описанном в журнале «Радио», контроллер ПДП используется для передачи кодов отображаемых символов из экранной области памяти в контроллер дисплея. Данная задача требует программирования контроллера ПДП с автозагрузкой (табл. 7).

; Таблица 7. Пример программирования контроллера ПДП

<table class=border>
<tr>
<th>A3</th>
<th>A2</th>
<th>A1</th>
<th>A0</th>
<th>Операция</th>
<th>Данные</th>
<th>Комментарий</th>
</tr>
<tr>
<td>1</td>
<td>0</td>
<td>0</td>
<td>0</td>
<td>Зп</td>
<td>10000000 (80H)</td>
<td>В РгР установили флаг автозагрузки, чтобы начальный адрес записался в регистр адреса третьего канала</td>
</tr>
<tr>
<td>0</td>
<td>1</td>
<td>0</td>
<td>0</td>
<td>Зп</td>
<td>11010000 (D0H)</td>
<td>Младший байт адреса</td>
</tr>
<tr>
<td>0</td>
<td>1</td>
<td>0</td>
<td>0</td>
<td>Зп</td>
<td>01110110 (76H)</td>
<td>Старший байт адреса</td>
</tr>
<tr>
<td>0</td>
<td>1</td>
<td>0</td>
<td>1</td>
<td>Зп</td>
<td>00100011 (23H)</td>
<td>Младший байт количества циклов</td>
</tr>
<tr>
<td>0</td>
<td>1</td>
<td>0</td>
<td>1</td>
<td>Зп</td>
<td>01001001 (49H)</td>
<td>Старший байт количества циклов (09H) и вид обмена — чтение</td>
</tr>
<tr>
<td>1</td>
<td>0</td>
<td>0</td>
<td>0</td>
<td>Зп</td>
<td>10100100 (A4H)</td>
<td>В РгР установили флаги: автозагрузка, удлиненная запись, разрешение работы канала 2</td>
</tr>
</table>
Все. Теперь контроллер ПДП циклически пересылает область памяти 76D0H-7FF3H в контроллер дисплея, приостанавливая на это время работу процессора.

Отметим, что в таком варианте использования контроллера ПДП не требуется проводить операций чтения. Это использовали разработчики компьютера «[[Радио-86РК]]», совместив в адресном пространстве контроллер ПДП (только запись) и ПЗУ (только чтение).

[[Категория:Контроллеры прямого доступа к памяти]]

Intel 8257/Документация - История изменений

Panther: http://www.computer-museum.ru/technlgy/ik57.php